胡正明撰文：晶体管的未来是我们的未来

在晶体管发明 75 周年之际，我想回答两个问题：世界需要更好的晶体管吗？如果是这样，他们会是什么样子？

我会争辩说，是的，我们将需要新的晶体管，而且我认为我们今天已经有了一些关于它们会是什么样子的暗示。问题在于我们是否有意愿和经济能力去制造它们。

我相信晶体管现在是并将继续是应对全球变暖影响的关键。气候变化可能会给社会、经济和个人带来巨变，因此需要能够赋予我们人类更大能力的工具。

半导体可以像其他技术一样提高人类的能力。根据定义，所有技术都可以提高人类的能力。但对他们中的大多数人来说，自然资源和能源的限制使得数量级的改善值得怀疑。基于晶体管的技术是一个独特的例外，原因如下：

随着晶体管的改进，它们使新的能力成为可能，例如计算和高速通信、互联网、智能手机、内存和存储、机器人技术、人工智能，以及其他还没有人想到的东西。 [/td] [/tr] 2 这些能力具有广泛的应用，它们改变了所有技术、行业和科学。 半导体技术的增长不像其他技术那样受到其材料和能源使用的限制。IC 使用相对少量的材料。因此，它们变得越来越小，它们使用的材料越少，它们变得越快、越节能、越有能力。 [tr] 3 [td] 从理论上讲，信息处理所需的能量仍然可以减少到今天所需能量的千分之一以下。虽然我们还不知道如何达到这种理论效率，但我们知道将能源效率提高一千倍并不违反物理定律。相比之下，大多数其他技术（例如电机和照明）的能源效率已经达到其理论极限的 30% 到 80%。

晶体管：过去、现在和未来

我们将如何继续改进晶体管技术在短期内是相对清楚的，但离今天越远，它就会变得越模糊。在短期内，您可以通过查看最近的过去来瞥见晶体管的未来。

从 1960 年到 2010 年左右，基本的平面 (2D) MOSFET 结构一直保持不变，直到进一步增加晶体管密度和降低器件功耗变得不可能。我（代表本文作者胡正明）在加州大学伯克利分校的实验室早在十多年前就看到了这一点。我们在 1999 年报道了平面晶体管的后继者 FinFET 的发明。FinFET 作为第一个 3D MOSFET，将扁平而宽的晶体管结构变为高而窄的晶体管结构。好处是在更小的占地面积内获得更好的性能，就像在拥挤的城市中多层建筑相对于单层建筑的优势一样。

FinFET 也就是所谓的薄体（thin-body）MOSFET，这一概念继续指导新设备的开发。它源于这样一种认识，即电流不会通过硅表面几纳米内的晶体管泄漏，因为那里的表面电势受到栅极电压的良好控制。FinFET 牢记这种薄体概念。该器件的主体是垂直的硅鳍片，被氧化物绝缘体和栅极金属覆盖，在强栅极控制范围之外没有留下任何硅。FinFET 将漏电流降低了几个数量级，并降低了晶体管工作电压。它还指出了进一步改进的路径：进一步降低车身厚度。

FinFET 的鳍片随着每个新的技术节点变得越来越薄和越来越高。但这种进步现在变得难以维持。因此业界正在采用一种新的 3D 薄体 CMOS 结构，称为环栅 (GAA)。在这种新结构上，一堆半导体带构成了薄体（a stack of ribbons of semiconductor make up the thin body）。

MOSFET 结构的每一次演变都旨在通过栅极 [粉红色] 更好地控制硅中的电荷。电介质 [黄色] 防止电荷从栅极移动到硅体 [蓝色]。

3D 薄体趋势将从这些 3D 晶体管延续到 3D 堆叠晶体管、3D 单芯片（Monolithic）电路和多芯片封装。在某些情况下，这种 3D 趋势已经达到了顶峰。例如，电荷陷阱（charge-trap）存储器晶体管阵列的规律性使 NAND 闪存成为第一个从 2D 电路过渡到 3D 电路的 IC。自 2007 年东芝首次报告 3D NAND 以来，堆叠层数已从 4 层增长到超过 200层。

单芯片 3D 逻辑 IC 可能会适度起步，堆叠 CMOS 反相器的两个晶体管以减少所有逻辑门的“占地面积”。但是堆栈的数量可能会增加。通往 3D IC 的其他途径可能采用将额外的半导体薄膜层（例如硅、硅锗或砷化铟镓）转移或沉积到硅晶片上。

薄体趋势可能会在二维半导体中达到其最终终点，其厚度以原子为单位。例如，二硫化钼分子（Molybdenum disulfide molecules）既天然又薄又相对较大，形成可能不超过三个原子宽但具有非常好的半导体特性的二维半导体。2016 年，加利福尼亚州和德克萨斯州的工程师使用二维半导体分子二硫化钼和碳纳米管薄膜展示了具有关键尺寸的 MOSFET：栅极长度仅为 1 纳米。即使栅极短至 1 nm，晶体管漏电流也仅为每毫米 10 毫微安，可与当今最好的生产晶体管相媲美。

可以想象，在遥远的未来，整个晶体管可能被预制为一个分子（molecule）。这些预制构件可能会通过称为定向自组装 (DSA：directed-self-assembly) 的制程被带到它们在 IC 中的精确位置。要理解 DSA，回顾一下 COVID 病毒使用其尖峰来寻找并化学停靠在特定人类细胞表面的确切位置可能会有所帮助。在 DSA 中，对接点（docking spots）、“尖峰”（spikes）和晶体管cargo都是经过精心设计和制造的。最初的对接点（docking spots）可以通过在基板上进行光刻来创建，但是额外的对接点（docking spots）可能会在后续步骤中作为 cargo 引入。如果仅在制造过程中需要而在最终产品中不需要，则可以通过加热或其他方式去除一些 cargo 。

除了使晶体管更小之外，我们还必须不断降低它们的功耗。在这里，我们可以看到通过使用所谓的负电容场效应晶体管 (NCFET：negative-capacitance field-effect transistors) 实现了数量级的减少。这些需要在 MOSFET 的栅极堆叠中插入纳米薄的铁电材料层，例如氧化铪锆（hafnium zirconium oxide）。由于铁电体包含自己的内部电场，因此打开或关闭设备所需的能量更少。薄铁电体的另一个优点是可以利用铁电体的容量来存储其电场状态，从而将存储和计算集成在同一设备中。

作者 [左] 于 2016 年获得巴拉克奥巴马总统 [右] 颁发的美国国家技术与创新奖章

在某种程度上，我所描述的设备是从现有趋势中产生的。但未来的晶体管可能与今天的晶体管具有截然不同的材料、结构和工作机制。例如，纳米机电开关（nanoelectromechanical switch）是对过去几十年机械继电器的回归，而不是晶体管的延伸。它不依赖于半导体物理学，而是仅使用金属、电介质以及施加不同电压的紧密间隔的导体之间的力。

所有这些例子都在几年前用实验证明了。然而，与以往的半导体技术突破相比，将它们投入生产需要更多的时间和精力。

走向未来

我们能否实现这些壮举？过去的一些教训表明我们可以。

第一个教训是晶体管技术的进步并不平坦或顺利。1980 年前后，每颗芯片的功耗上升到了令人痛苦的地步。采用 CMOS、取代 NMOS 和双极技术后——工作电压从 5 伏逐渐降低到 1 伏——为该行业带来了 30 年或多或少的直截了当的进步。但是，功耗再次成为一个问题。2000 年至 2010 年间，有思想的研究人员预测每平方厘米 IC 产生的热量很快就会达到核反应堆堆芯的热量。3D薄体FinFET和多核处理器架构的采用避免了危机，迎来了又一个相对平稳的发展时期。

晶体管技术的发展史可谓一座座山峰攀登。只有当我们到达一座山顶时，我们才能看到远处的景色，并绘制出一条路线来攀登下一座更高更陡的山峰。

第二个教训是，半导体产业的核心力量——纳米加工——非常强大。历史证明，只要有足够的时间和经济激励，只要该想法不违反科学规律，该行业就能够将任何想法变为现实。

但该行业是否有足够的时间和经济激励来继续攀登更高更陡峭的山峰并不断提高人类的能力？

这是一个公平的问题。随着晶圆厂行业资源的增长，技术发展的山峰增长得更快。终有一天，没有一家晶圆厂公司能够登上山顶，看清前方的道路。那么会发生什么？

所有半导体晶圆厂（包括独立的和像英特尔这样的综合性公司）的收入约占半导体行业收入的三分之一。但晶圆厂仅占半导体技术所带来的 IT、电信和消费电子行业总收入的 2%。然而，晶圆厂行业承担着发现、生产和营销新晶体管和纳米制造技术的大部分重担，这需要改变了。

为了让该行业生存，晶圆厂行业相对贫乏的资源必须优先考虑晶圆厂建设和股东需求，而不是科学探索。虽然晶圆厂行业正在延长其研究时间范围，但它也需要其他人来承担责任。人类长期解决问题的能力值得有针对性的公众支持。该行业需要长期探索性研究的帮助，公共资助，在类似贝尔实验室的环境中，或者由大学研究人员提供，这些研究人员具有长期的职业生涯，并且在物理、化学、生物学和算法方面的知识比企业研究更广泛和更深入目前允许。

这样，人类将继续寻找新的晶体管，并获得应对未来几个世纪挑战所需的能力。

（胡正明 半导体行业观察）

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